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[IT뉴스][C-터치 선전 2026] WG테크 "유리기판 시제품은 가능…양산은 6대 병목 극복이 관건"

온카뱅크관리자

2026-10-28 09:37:25

<div id="layerTranslateNotice" style="display:none;"></div> [반도체레이다] 
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 페이미 R&amp;D 디렉터 "연구실 합격이 대량 생산 신뢰성 보장 못해" 지적
 510×515㎜ 원판 적용 시 12인치 웨이퍼와 비교해 수율 효율 5배
 "AI 반도체 연산 한계로 유리 전환 불가피… 단일 기업 아닌 전체 공급망 협력 필수"
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 [선전(중국)=디지털데일리 배태용기자] AI 반도체 패키징의 차세대 대안으로 유리기판이 부상하고 있으나 실험실 단위의 시제품 합격과 실제 대량 양산 사이에는 거대한 기술적 공학적 난제가 가로놓여 있다는 중국 부품 업계 현장의 냉정한 진단이 나왔다.
 중국 디스플레이 및 유리 기반 부품 전문기업 워그광전(WG테크) 산하 후베이퉁거웨이의 페이미 연구개발(R&amp;D) 디렉터는 27일 중국 광둥성 선전 세계전시컨벤션센터에서 열린 'C-TOUCH &amp; DISPLAY SHENZHEN 2026' 컨퍼런스에서 'GCP 유리 기반 회로기판의 연구개발에서 양산 전환 시 핵심 기술 병목'을 주제로 발표를 진행했다.
 페이 디렉터는 "AI 연산 칩이 조 단위 트랜지스터 시대로 진입하면서 복수의 다이와 고대역폭메모리(HBM)를 단일 기판에 집적하는 대면적 패키징이 필수가 됐다"라며 "실리콘 인터포저의 열팽창계수(CTE) 불일치와 유기 기판의 고온 휨 현상을 동시에 극복할 수 있는 유일한 물리적 대안은 유리기판뿐"이라고 배경을 설명했다.
 ◆ 510×515㎜ 패널로 웨이퍼와 비교해 5배 효율… 1000만개 구멍 균일화가 수율 좌우실제
 WG테크의 분석에 따르면 엔비디아 블랙웰(30.8×30.9㎜) 규격 칩을 패키징할 경우 12인치(300㎜) 원형 웨이퍼에서는 56개를 배치해 면적 이용률이 72%에 그친다. 반면 510×515㎜ 사각 유리기판 패널을 활용하면 256개를 배치할 수 있어 이용률이 92%까지 치솟는다. 기존 웨이퍼와 비교해 한 번에 생산할 수 있는 칩의 양이 5배 수준으로 늘어나는 셈이다.
 그러나 페이 디렉터는 유리기판의 물리적 장점에도 불구하고 이를 실제 공장에서 안정적으로 양산해내는 것은 완전히 다른 차원의 문제라고 선을 그었다. 단일 시제품이나 소량 샘플 단계에서는 합격 판정을 받더라도 양산 램프업(수율 안정화) 단계로 넘어가면 미세한 공정 편차가 기판 전체의 치명적 결함으로 증폭되기 때문이다.
 페이 디렉터는 유리기판 상용화를 가로막는 6대 핵심 병목으로 TGV 관통홀 형성 및 홀 형상 편차, TGV 대량 금속화 도금 균일성, 금속과 유리의 계면 결합력 및 장기 신뢰성 저하, 초미세 배선 형성 시 거칠기와 평탄화의 상충, 이종 적층 구조에서의 잔류 응력과 휨 현상, 전용 검사 장비 및 산업 표준 부재를 지목했다.
 특히 1000만개에 달하는 미세 홀의 수율 문제를 대표적 난제로 꼽았다. 그는 "510×515㎜ 기판 1장에 25개의 칩 패키지가 들어가고 패키지당 40만개의 TGV 홀이 뚫릴 경우 기판 한 장당 관통 홀 수만 1000만개에 달한다"라며 "성공률이 99.9%에 달하더라도 10000개의 구멍에서 결함이 생기면 기판 전체의 전기적 연결이 끊어지는 수율 손실이 발생한다"라고 설명했다.
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 ◆ "연구실 정적 합격은 무의미"… 계면 박리·휨 제어 넘어야
 금속 도금과 유리 사이의 접합 신뢰성 역시 양산 전환을 막는 대표적인 걸림돌이다. 유리는 표면 화학 반응성이 극히 낮아 구리 등 전도성 금속이 직접 달라붙지 못한다. 표면 활성화층을 두고 전기도금을 진행하더라도 고온 사이클이나 열충격 환경에 장시간 노출되면 계면이 벌어지거나 미세 균열이 확산되는 문제가 나타난다.
 페이 디렉터는 "상온의 단일 환경에서 진행한 정적 박리 강도 테스트에서 합격 판정을 받았다고 해서 실제 반도체 구동 환경에서의 신뢰성이 검증된 것은 결코 아니다"라며 "온도 변화와 습기 침투 및 내부 발열이 동시에 가해지는 복합 응력 조건에서는 결합력이 급격히 떨어지며 계면 박리가 일어난다"라고 밝혔다.
 유리기판 위에 구리 박막과 절연층을 여러 층 쌓아 올리는 과정에서 나타나는 휨 문제도 지목됐다. 시뮬레이션 결과 200°C가 넘는 고온 공정 후 상온으로 냉각되는 과정에서 기판 휨이 200㎛ 수준까지 발생하거나 기판의 수평 치수가 수십 ㎛ 안팎으로 수축하는 현상이 관측됐다. 이러한 미세 변형은 후속 다층 적층 공정에서 치명적인 정렬 오차로 이어지게 된다.
 페이 디렉터는 "현재 반도체 공정에 쓰이는 대다수 검사 장비는 유리라는 투명하고 취약한 소재 내부의 결함을 신속하게 감지해내지 못한다"라며 "유리기판 상용화는 개별 기업 한 곳의 힘만으로는 달성하기 어려우며 소재와 부품 장비 및 패키징 생태계 전체가 표준을 정립하고 공동 협력해야만 넘을 수 있는 벽"이라고 강조했다.
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