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[IT뉴스]파네시아·메타, 데이터센터를 ‘하나의 칩처럼’…AI 인프라 새 구조 제시

온카뱅크관리자

2026-09-09 09:37:25

<div id="layerTranslateNotice" style="display:none;"></div> KAIST 연구서 출발한 파네시아 메타와 CXL 기반 AI 데이터센터 구조 공동 제안 가속기 최대 960개 하나로 연결 장치 간 지연시간 수백 나노초 수준으로 
 <div class="article_view" data-translation-body="true" data-tiara-layer="article_body" data-tiara-action-name="본문이미지확대_클릭"> 
 <section dmcf-sid="9rkUv5rNEs">
 [이데일리 김현아 기자] AI(인공지능) 모델이 커지면서 데이터센터의 연산 구조도 바뀌고 있다. 단순히 더 많은 칩을 연결하는 데서 나아가, 연결된 칩을 마치 하나의 거대한 칩처럼 움직이게 하는 방식이다.
 국내 팹리스 기업 파네시아가 글로벌 빅테크 메타와 함께 데이터센터 전체를 하나의 거대한 컴퓨팅 시스템처럼 작동시키는 차세대 AI 인프라 구조를 제시했다.
 파네시아는 KAIST 전기및전자공학부 정명수 교수 연구진 및 메타 연구진과 공동으로 CXL(Compute Express Link) 기반의 ‘단일 칩형(One-Chip-Like) 데이터센터’ 구조를 제안한 리뷰 논문을 네이처(Nature)가 발행하는 ‘네이처 리뷰 일렉트리컬 엔지니어링(Nature Reviews Electrical Engineering·NREE)’에 게재했다고 9일 밝혔다.
 <figure class="figure_frm origin_fig" contents-hash="5da95caf8bc8014becdb7576c977f32cbc6a276d43272e9428436b0329901df4" dmcf-pid="41HRz41ysD" dmcf-ptype="figure">
 <img alt="정명수 KAIST 석좌교수 겸 파네시아 대표. 사진=KAIST" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202609/09/Edaily/20260909092750421pzst.jpg" data-org-width="1000" dmcf-mid="bla5syjJDf" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202609/09/Edaily/20260909092750421pzst.jpg" width="658">
 <figcaption class="txt_caption default_figure">
 정명수 KAIST 석좌교수 겸 파네시아 대표. 사진=KAIST
 </figcaption>
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 <div contents-hash="309f8ade02c18f254dc7e274d2d22a1ebe2c89eaa61ece0609185e395154643b" dmcf-pid="8tXeq8tWIE" dmcf-ptype="general">
 왜 ‘하나의 칩’인가
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 현재 AI 데이터센터는 여러 AI 가속기를 서버와 랙 단위로 묶고, 랙과 랙은 이더넷이나 인피니밴드 같은 네트워크로 연결하는 방식이 일반적이다.
 AI 모델이 커지면서 수백~수천 개의 가속기가 동시에 데이터를 주고받는 경우가 많아졌다. 문제는 장치가 많아질수록 데이터가 이동하는 경로와 시간이 달라진다는 점이다.
 특히 여러 가속기가 동시에 작업할 때는 가장 느린 장치를 다른 장치들이 기다려야 한다. 가속기를 계속 늘리는 것만으로는 AI 학습과 추론 성능을 높이는 데 한계가 생기는 이유다.
 연구진은 이 문제를 반도체 칩 내부의 연결 방식에서 찾았다.
 하나의 칩 안에서는 CPU와 가속기, 메모리가 짧고 일정한 경로로 연결된다. 데이터가 이동하는 시간도 비교적 예측하기 쉽다. 연구진은 이런 칩 내부의 구조를 서버와 랙을 넘어 데이터센터 전체로 확대하는 방식을 제안했다.
 <figure class="figure_frm origin_fig" contents-hash="f2aca4d79ad58a379fd776bd66cddab796c63be20916f6adbf862d88c56183af" dmcf-pid="WAg1OWAiEa" dmcf-ptype="figure">
 <img alt="기존 네트워크 기반 구조와 단일 칩형CXL 패브릭의 아키텍처 관점 비교" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202609/09/Edaily/20260909092751682byuh.jpg" data-org-width="1000" dmcf-mid="x51dB6FYwU" dmcf-mtype="image" height="auto" src="https://img1.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202609/09/Edaily/20260909092751682byuh.jpg" width="658">
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 기존 네트워크 기반 구조와 단일 칩형CXL 패브릭의 아키텍처 관점 비교
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 <div contents-hash="fe10c1d1abd299d900eda7408f5d36b27322478521be40fdfd3d359bbe78e709" dmcf-pid="YcatIYcnIg" dmcf-ptype="general">
 CXL로 묶는다
 </div>
 핵심 기술은 CXL이다.
 CXL은 CPU, AI 가속기, 메모리 등 서로 다른 컴퓨팅 장치를 고속으로 연결하고 메모리를 공유할 수 있도록 만든 개방형 연결 규격이다. 쉽게 말해 서로 다른 연산 장치가 마치 하나의 시스템 안에 있는 것처럼 데이터를 주고받도록 하는 기술이다.
 기존 GPU 중심의 고속 연결 기술과 달리 CPU와 메모리까지 하나의 컴퓨팅 자원으로 묶을 수 있다는 점이 특징이다.
 다만 CXL을 적용하는 것만으로 데이터센터가 자동으로 하나의 칩처럼 작동하는 것은 아니다. 장치를 연결하는 규격과 실제 시스템에서 데이터가 이동하는 경로, 지연시간을 일정하게 만드는 것은 별도의 설계가 필요하다.
 연구진은 이를 위해 CXL 위에 세 가지 핵심 하드웨어를 추가했다.
 먼저 패브릭 스위치는 여러 CPU·가속기·메모리를 연결하는 교환 장치다. 링크 가속 유닛(LAU)은 장치 간 데이터 처리 과정에서 반복되는 작업을 대신 처리해 통신 부담을 줄인다. 패브릭 컨트롤러는 전체 데이터 흐름과 요청 순서를 조율하는 역할을 한다.
 데이터센터 구조도 ‘트레이-포드-패브릭’으로 계층화했다. 여러 CPU와 가속기, 메모리를 트레이에 묶고 이를 포드로 확장한 뒤 다시 전체 패브릭으로 연결하는 방식이다.
 <figure class="figure_frm origin_fig" contents-hash="4c6b77c621622fa10bbc6da0dbdb67df6fded0b6f999071c9dc49f44888b2d62" dmcf-pid="FYv83bYCmR" dmcf-ptype="figure">
 <img alt="지연시간 변동을 최소화하는 핵심 구성요소 대규모(고-팬아웃) 스위치." class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202609/09/Edaily/20260909092752913skfv.jpg" data-org-width="1000" dmcf-mid="b3iYEhLxwI" dmcf-mtype="image" height="auto" src="https://img4.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202609/09/Edaily/20260909092752913skfv.jpg" width="658">
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 지연시간 변동을 최소화하는 핵심 구성요소 대규모(고-팬아웃) 스위치.
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 <div contents-hash="f525b11dd7bd9b1acdbb241195c7880179101511ba62d7162e7f33bf9d984ef9" dmcf-pid="3GT60KGhmM" dmcf-ptype="general">
 가속기 960개까지 연결
 </div>
 이 같은 구조를 적용하면 하나의 CPU가 직접 관리할 수 있는 가속기를 기존 2개에서 16개로 늘릴 수 있다. 하나의 연결 영역에서 함께 동작할 수 있는 가속기는 최대 약 960개까지 확대할 수 있다는 게 연구진의 설명이다.
 논문은 엔비디아 GB200 NVL72 기반 구성을 참조 대상으로 삼아 이 같은 확장 구조를 제시했다.
 장치 간 데이터 접근 지연도 줄일 수 있다. 연구진은 기존 네트워크 기반 구조에서 마이크로초 수준인 데이터 접근 지연을 수백 나노초 수준으로 낮출 수 있다고 설명했다. 최대 10분의 1 수준까지 단축할 수 있다는 것이다.
 ‘지연시간(latency)’은 데이터를 요청한 뒤 실제로 전달받기까지 걸리는 시간이다. 대규모 AI 연산에서는 수백~수천 개의 가속기가 동시에 움직이기 때문에 특정 장치 하나의 지연이 전체 작업 속도를 떨어뜨릴 수 있다.
 장애 대응도 달라진다. 기존에는 서버 단위로 장애를 처리해야 했다면, 제안 구조에서는 문제가 발생한 장치만 교체하는 방식으로 운영 효율을 높일 수 있다.
 <figure class="figure_frm origin_fig" contents-hash="f8924b21b474f6dad428a56eff5a9d3351c59898f650ebe2067ebd37ba468077" dmcf-pid="zEj3hHEom4" dmcf-ptype="figure">
 <img alt="연구이미지. [생성형 AI로 작성]" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202609/09/Edaily/20260909092754162cpcw.jpg" data-org-width="1000" dmcf-mid="KyiHwSgREO" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202609/09/Edaily/20260909092754162cpcw.jpg" width="658">
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 연구이미지. [생성형 AI로 작성]
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 <div contents-hash="851e21e0ef48ea2d371acba7456253f9ceaf573e7ee4853b9024ba9fc900772d" dmcf-pid="qDA0lXDgDf" dmcf-ptype="general">
 파네시아·메타 역할은
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 이번 연구에서 파네시아와 메타의 역할은 구분된다.
 파네시아와 KAIST 연구진은 CXL 기반 데이터센터 아키텍처와 핵심 반도체 기술을 설계하고 실제 실리콘으로 구현했다.
 반면 메타는 대규모 AI 데이터센터를 운영하는 하이퍼스케일러 관점에서 인프라 요구사항과 확장성을 연구진과 함께 검토하며 공동 연구에 참여했다.
 파네시아가 핵심 구조와 반도체 구현을 담당하고, 메타가 대규모 AI 인프라 운영 관점에서 공동 연구에 참여한 형태다. 
 연구실서 실제 칩으로
 이번 연구는 개념 제안에 그치지 않았다는 점에서도 주목된다.
 파네시아는 논문에서 제시한 핵심 구성요소인 CXL 스위치, 패브릭 컨트롤러, 링크 가속 유닛 등을 실제 반도체 칩으로 구현했다.
 패브릭 컨트롤러와 LAU는 실리콘 검증을 마쳤으며, 패브릭 스위치도 실물 칩 제작을 완료해 사전 배포에 들어갔다.
 실리콘은 실제 반도체 공정을 거쳐 제작된 칩을 뜻한다. 연구 단계의 설계도나 시뮬레이션을 넘어 실제 하드웨어로 기술을 구현했다는 의미다.
 파네시아가 제작한 칩에는 데이터 전달의 지연시간 편차를 줄이기 위한 설계가 적용됐다. 외부 장치와 연결되는 포트를 칩 둘레에 대칭적으로 배치해 신호 이동 거리를 일정하게 만들고, 각 포트에 링크 가속 유닛과 패브릭 컨트롤러, 버퍼 등을 통합했다.
 CXL 광통신으로 확장
 연결 거리를 데이터센터 전체로 확대하기 위한 기술도 제시했다.
 CXL은 고속으로 데이터를 주고받을 수 있지만 전기 신호를 이용할 경우 거리가 길어질수록 신호가 약해지고 품질이 떨어지는 물리적 한계가 있다. 연구진은 최신 CXL 규격에서 전기 신호가 안정적으로 전달될 수 있는 거리를 약 7m 수준으로 제시했다.
 이에 따라 연구진은 전기 신호 대신 빛으로 데이터를 전달하는 ‘CXL-over-Optics’ 기술을 제안했다. 광통신을 CXL 연결에 적용해 장치 간 거리를 크게 늘리고 데이터센터 전체를 하나의 연결 영역으로 확장하겠다는 구상이다.
 파네시아는 이 기술 역시 실물 구현과 PoC(개념증명) 검증을 마쳤다고 밝혔다.
 이번 연구가 게재된 NREE는 해당 분야 주요 연구자들에게 집필을 요청하는 초청형 리뷰 학술지다.
 파네시아는 KAIST에서 축적한 CXL 기반 컴퓨터 시스템 연구를 교원창업을 통해 실제 반도체 기술로 발전시킨 뒤 메타와의 공동 연구로 범위를 넓혔다.
 정명수 파네시아 대표 겸 KAIST 교수는 “AI가 거대해질수록 개별 가속기의 성능만큼 수많은 가속기와 메모리를 얼마나 빠르고 효율적으로 연결하느냐가 중요하다”며 “이번 연구는 CXL을 기반으로 데이터센터 전체를 하나의 컴퓨팅 시스템처럼 동작시키는 차세대 AI 인프라의 방향을 제시했다는 데 의미가 있다”고 말했다.
 이번 연구는 AI 인프라의 확장 단위를 서버나 랙에서 데이터센터 전체로 넓히면서, 단순히 장치를 많이 연결하는 것을 넘어 수많은 장치가 일정하고 예측 가능하게 하나처럼 움직이도록 하는 새로운 설계 방향을 제시했다는 점에서 의미가 있다.
 김현아 (chaos@edaily.co.kr) 
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