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[IT뉴스]韓 메모리 패권 겨눈 美·日 ‘HBM 대항마’ 기술 연구 진전… ZAM 개발에 대만도 합류

온카뱅크관리자

2026-06-26 06:07:29

<div id="layerTranslateNotice" style="display:none;"></div> 9층 3D 고대역 D램 구조 공개… 전력·발열 낮추는 적층 기술 실증 PSMC·AP메모리 연구진 참여… 대만 제조·설계 생태계로 협력 확장 삼성전자·SK하이닉스, 세계 HBM 79% 장악… “주도권 도전 경계해야” 
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 <img alt="그래픽=챗GPT" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202606/26/chosunbiz/20260626060213512uewe.jpg" data-org-width="1672" dmcf-mid="VyXnsW0HoY" dmcf-mtype="image" height="auto" src="https://img4.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202606/26/chosunbiz/20260626060213512uewe.jpg" width="658">
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 그래픽=챗GPT
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 미국 인텔과 일본 소프트뱅크 자회사 사이메모리(SAIMEMORY)가 개발 중인 차세대 인공지능(AI)용 반도체 ‘Z앵글 메모리’(Z-Angle Memory·ZAM) 관련 기술이 진전을 이뤘다. 최근 세계 최고 권위 반도체 학회에서 9층으로 쌓은 3차원(D) 고대역 D램 구조를 공개하고, 데이터 이동 에너지와 전송 전력을 낮추는 적층 기술을 실증했다. ZAM은 미국과 일본 정부가 개발을 지원하는 차세대 메모리 반도체로, 한국이 장악한 고대역폭메모리(HBM) 시장에 균열을 내기 위한 성격을 지닌 것으로 평가된다.
 업계에서는 이번 기술적 진전만큼이나 발표 주체에도 주목하고 있다. 지난 2월 인텔과 사이메모리의 협력 발표 당시 전면에 드러나지 않았던 대만 파워칩반도체제조(PSMC)와 AP메모리도 연구진에 이름을 올렸기 때문이다. PSMC는 메모리 공정 경험을 갖춘 대만 파운드리(반도체 위탁생산) 기업이고, AP메모리는 저전력 메모리와 지식재산권(IP)을 설계하는 대만 팹리스(반도체 설계) 기업이다. 한국 메모리 반도체 패권을 견제하기 위해 미국 원천 기술과 일본 자본·정부 지원에 더해 대만 제조·설계 생태계까지 합류한 연합 전선이 구축됐다는 평가가 나온다.
 ◇ 美·日 ZAM 기술에 대만 제조·설계 생태계 합류
 26일 반도체 업계에 따르면 사이메모리·인텔·PSMC·AP메모리 연구진은 ‘2026 IEEE/JSAP 초고밀도집적회로 심포지엄’(VLSI Technology &amp; Circuits)에서 9층 3D 고대역 D램 구조를 발표했다. VLSI는 국제전자소자학회(IEDM)·국제고체회로학회(ISSCC)와 함께 세계 3대 반도체 학회로 꼽힌다. 이번 기술 발표는 지난 18일 미국 하와이 호놀룰루에서 열린 심포지엄의 공식 기술 하이라이트에 포함됐다.
 발표 주제는 ‘고대역 3D 메모리를 위한 9층 다중 웨이퍼, 3㎛ 초박형 실리콘, 퓨전 본딩 기반 비아-인-원 구조’(Multiple-Wafer (9-layer), Extreme thin (3µm-Si per stack) and Innovative Fusion-bonded Via-in-one Architecture for High Bandwidth 3D Memory)다.
 퓨전 본딩(fusion bonding)은 여러 장의 웨이퍼를 접착제 없이 원자 단위에 가깝게 붙이는 공정이고, 실리콘관통전극(TSV·Through-Silicon Via)은 칩을 수직으로 뚫어 위아래 회로를 전기적으로 연결하는 통로를 말한다. 비아-인-원(Via-in-one) 구조는 여러 층을 붙인 뒤 이 수직 통로를 하나의 연결 구조처럼 만들어 각 층의 금속 배선과 직접 이어주는 방식이다.
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 <img alt="사이메모리·인텔·파워칩반도체제조·AP메모리 연구진이 공개한 9층 3차원(3D) 고대역 D램 구조. 1개 로직층 위에 8개 D램층을 쌓고, 약 3㎛ 두께의 초박형 실리콘 기판과 비아인원 실리콘관통전극(TSV) 구조를 적용했다. /2026 IEEE/JSAP VLSI Symposium Technical Highlights, SAIMEMORY" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202606/26/chosunbiz/20260626060214929lckj.jpg" data-org-width="1189" dmcf-mid="fTI8amWIoW" dmcf-mtype="image" height="auto" src="https://img4.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202606/26/chosunbiz/20260626060214929lckj.jpg" width="658">
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 사이메모리·인텔·파워칩반도체제조·AP메모리 연구진이 공개한 9층 3차원(3D) 고대역 D램 구조. 1개 로직층 위에 8개 D램층을 쌓고, 약 3㎛ 두께의 초박형 실리콘 기판과 비아인원 실리콘관통전극(TSV) 구조를 적용했다. /2026 IEEE/JSAP VLSI Symposium Technical Highlights, SAIMEMORY
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 발표 초록 등을 보면 ZAM이라는 단어가 직접 나오지는 않는다. 그러나 연구진이 고안한 기술은 ZAM과 밀접하다. HBM이 D램을 층층이 쌓고 수직 TSV로 연결하는 방식이라면, 이번 논문은 1개 로직층 위에 D램층 8개를 쌓은 9층 구조에서 초박형 실리콘과 비아-인-원 TSV를 결합해 데이터 이동 전력과 연결 저항을 낮추는 데 초점을 맞췄다.
 업계에서는 이 기술을 ZAM 상용화 흐름과 맞닿은 기술 실증으로 본다. 이번 기술을 발표한 사이메모리 소속 연구원 스티븐 모레인은 지난 5월 국제메모리워크숍(IMW)에서 ‘고대역 D램의 도전과 혁신: Z앵글 메모리 사례’(Challenges and Innovations in High-Bandwidth DRAM: The Case for Z Angle Memory)라는 선행 개발 성격의 논문을 발표했다. 이 논문은 ZAM이 기존 HBM의 전력·발열·수율·시스템 통합 문제를 해결하기 위해 세로 슬라이스 구조, 비아-인-원 본딩, 유도결합 입출력(I/O)을 결합한 메모리 구조라고 설명했다.
 시장조사업체 트렌드포스는 ZAM 협력 구도에 대해 “PSMC가 시제품 생산과 제조에서 핵심 역할을 맡았다”며 “미·일·대만의 차세대 AI 메모리 추진은 HBM을 넘어선 대체 메모리 로드맵을 세우고 기존 공급망 의존도를 낮추는 계기가 될 수 있다”고 했다.
 ◇ HBM은 ‘엘리베이터’, ZAM은 ‘에스컬레이터’… 열 빼는 길을 바꿔 ‘판’ 흔든다
 ZAM이 주목받는 이유는 삼성전자와 SK하이닉스가 주도하는 HBM 시장을 겨냥한 기술이기 때문이다. 카운터포인트리서치에 따르면 올 1분기 매출 기준 세계 HBM 시장 점유율은 SK하이닉스 58%, 삼성전자 21%, 마이크론 21%였다. HBM은 엔비디아·AMD 등 AI 가속기에 대량의 데이터를 공급하는 핵심 메모리로, 공급이 수요를 못 따라가는 고부가가치 제품이라 막대한 수익의 원천이 되고 있다.
 HBM은 D램 다이를 층층이 쌓고, TSV로 수직 통로를 뚫어 각 층을 연결한다. 고층 건물 한가운데 엘리베이터를 설치해 여러 층을 빠르게 오르내리게 하는 방식으로 비유할 수 있다. 데이터 이동 거리가 짧아 속도는 빠르지만, 층이 높아질수록 열이 중앙부에 갇히기 쉽다.
 ZAM은 이 문제를 구조 자체를 바꿔 해결하려 한다. HBM이 수직 엘리베이터라면, ZAM은 층과 층 사이를 사선으로 연결하는 에스컬레이터를 여러 방향으로 놓는 방식에 가깝다. 데이터와 열이 하나의 수직 통로에 몰리지 않고, 세로로 세운 메모리 슬라이스를 따라 이동하고 빠져나갈 수 있게 하는 것이다. 사이메모리는 ZAM이 각 슬라이스마다 연속적인 열전도 경로를 만들고, 개별 D램층 안에 TSV를 뚫을 필요를 줄여 HBM의 발열·수율 문제를 완화할 수 있다고 설명한다.
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 <img alt="Z앵글 메모리(ZAM)의 적층 구조와 열 방출 성능 개념도. ZAM은 기존 평면 적층형 D램과 달리 메모리 셀을 수직 슬라이스 형태로 세우고, Z축 방향의 연결 구조를 통해 열을 한쪽에 가두지 않고 밖으로 빼내는 방식으로 설계됐다. /자료=Stephen Morein, SAIMEMORY, ‘Challenges and Innovations in High-Bandwidth DRAM: The Case for Z Angle Memory’" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202606/26/chosunbiz/20260626060216289pzps.jpg" data-org-width="605" dmcf-mid="4zuDY02ucy" dmcf-mtype="image" height="auto" src="https://img4.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202606/26/chosunbiz/20260626060216289pzps.jpg" width="658">
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 Z앵글 메모리(ZAM)의 적층 구조와 열 방출 성능 개념도. ZAM은 기존 평면 적층형 D램과 달리 메모리 셀을 수직 슬라이스 형태로 세우고, Z축 방향의 연결 구조를 통해 열을 한쪽에 가두지 않고 밖으로 빼내는 방식으로 설계됐다. /자료=Stephen Morein, SAIMEMORY, ‘Challenges and Innovations in High-Bandwidth DRAM: The Case for Z Angle Memory’
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 업계에서는 사이메모리 연구진이 VLSI에서 ZAM 구현을 위한 핵심 적층 기술을 보여준 것이라는 평가가 나온다. 연구진은 로직층 1개 위에 D램층 8개를 쌓은 총 9층 구조를 구현했다. 각 D램층의 실리콘 기판 두께는 약 3㎛로 줄였고, 층마다 약 1만3700개의 비아-인-원 TSV를 배치했다. 각 금속 배선층을 TSV 버스에 직접 연결해 신호와 전력 전달 안정성을 높이는 것이 핵심이다.
 연구진은 이 구조가 데이터 이동 에너지를 0.7pJ/bit 미만으로 낮출 수 있다고 설명했다. 또한 0.25Tb/s/㎟ 수준의 대역폭 밀도를 구현할 수 있다고 밝혔다. 데이터 전송 전력은 0.35W/㎟ 미만으로 제시됐다. 연구진은 0.95~1.2V 범위에서 9층 D램 기능 검증과 신뢰성 테스트에도 성공했다고 발표했다.
 이 수치들은 ZAM이 단순 설계안이 아니라, 실제 적층 구조로 작동할 수 있다는 점을 보여준다. 같은 칩 면적 안에서 더 많은 데이터를 오가게 하면서, 그 과정에서 필요한 전력과 발생하는 열을 낮출 수 있다는 의미다. 다만 아직 고객사 검증이나 양산 수율이 확인된 것은 아니다.
 ◇ 美 원천 기술·日 보조금 결합… 2029년 상용화 목표
 ZAM은 미국과 일본 정부의 적극적인 지원 아래 개발이 진행되고 있다. 앞서 인텔과 사이메모리는 지난 2월 ZAM 개발 협력을 발표하면서 미국 에너지부(DOE)와 국가핵안보국(NNSA)이 관리한 선진 메모리 기술(AMT) 프로그램의 연구 성과를 활용한다고 밝혔다. AMT 프로그램에는 샌디아·로런스리버모어·로스앨러모스 국립연구소가 참여했고, 인텔은 이를 통해 차세대 D램 접합(NGDB) 기술을 검증했다. NGDB는 기존 D램 적층 방식의 전력과 용량 한계를 줄이기 위한 기술 기반으로, 사이메모리는 이를 바탕으로 ZAM을 상용화하겠다는 계획이다.
 일본 정부도 ZAM을 차세대 반도체 제조 기술 보조 사업으로 채택했다. 일본 경제산업성 산하 신에너지산업기술종합개발기구(NEDO)는 지난 4월 사이메모리와 인텔 일본법인이 추진하는 ‘고밀도·광대역·저전력 ZAM 개발’ 프로젝트를 포스트 5G 정보통신시스템 기반강화 연구개발사업에 선정했다.
 일본 정부는 생성 AI 모델이 커지면서 그래픽처리장치(GPU) 연산 성능보다 메모리 대역폭이 병목이 되고 있고, 현행 HBM은 열 정체 등 구조적 문제가 있다고 설명했다. 일부 일본 현지 매체는 NEDO 지원액이 최대 38억엔 규모라고 보도했다. 사이메모리는 이와 함께 후지쓰·일본정책투자은행·이화학연구소(RIKEN)·소프트뱅크를 대상으로 한 시리즈A 자금 조달도 진행했다.
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 <img alt="SK하이닉스의 'HBM4' 제품 모습./SK하이닉스" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202606/26/chosunbiz/20260626060216710vqhs.jpg" data-org-width="1600" dmcf-mid="8YitVeAijT" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202606/26/chosunbiz/20260626060216710vqhs.jpg" width="658">
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 SK하이닉스의 'HBM4' 제품 모습./SK하이닉스
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 ◇ 韓도 수직 적층 속도전… “대만 합류는 양산 생태계 확대”
 물론 ZAM이 당장 시장에서 핵심 AI 메모리로 부상한 HBM을 대체하기는 어렵다. 고객사 검증, 양산 수율, 국제 표준, AI 가속기 패키지 적용, 대규모 공급 능력 등 기술 개발 외에도 다양한 과제가 남아 있기 때문이다. 현재 공개된 9층 3D 고대역 D램 구조도 8개 D램층 기준 약 9GB 수준이다. HBM4가 스택당 수십 GB 용량을 구현했다는 점을 고려하면 아직 차이가 크다.
 사이메모리와 인텔도 2028년 3월까지 시제품을 만들고, 2029년 상용화를 목표로 기술 개발을 진행하고 있다. 현재 주로 사용되는 5세대 HBM(HBM3E)이나 차세대 HBM(HBM4)을 곧장 대체하기보다는, 2029년 이후 포스트 HBM 시장에서 경쟁할 대체 후보로 보는 것이 현실적이다.
 한국 메모리 반도체 기업들도 이런 추격에 맞서 수직 적층 기술 개발 속도를 높이고 있다. 삼성전자는 VLSI 2026에서 16층 수직 적층 D램(VS-DRAM)을 발표했다. D램에서도 단순 미세화가 아니라 ‘위로 쌓는 방식’으로 집적도 한계를 넘겠다는 전략이다.
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 <img alt="삼성전자 직원이 HBM4E 12단 제품을 선보이고 있다./삼성전자" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202606/26/chosunbiz/20260626060218021sxgv.jpg" data-org-width="5000" dmcf-mid="6eI8amWIgv" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202606/26/chosunbiz/20260626060218021sxgv.jpg" width="658">
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 삼성전자 직원이 HBM4E 12단 제품을 선보이고 있다./삼성전자
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 SK하이닉스도 차세대 D램 구조를 별도 발표했다. SK하이닉스는 VLSI 2026에서 4F² 수직 게이트(VG) D램의 전기적 특성을 공개했다. 4F²는 D램 셀 하나가 차지하는 면적을 이론적으로 최소화하는 구조를 뜻한다. 기존 평면 구조에서 더 이상 셀 면적을 줄이기 어려워지자, 셀 트랜지스터의 게이트를 수직 방향으로 세워 집적도를 높이려는 접근이다.
 ZAM이 HBM의 대체 메모리 공급망을 노린다면, 삼성전자와 SK하이닉스는 기존 메모리 주도권을 유지하기 위해 D램 셀과 로직 소자 양쪽에서 수직 적층 경쟁에 속도를 내고 있는 셈이다.
 익명을 요구한 한 반도체학과 교수는 “세계 반도체 생산 생태계를 주도하고 있는 대만 기업의 합류는 단순한 기술 협력을 넘어 실제 상용화에 필요한 공정·패키징·검증 노하우가 접목된다는 의미가 있다”며 “양산 기술은 다양한 환경에서 여러 차례 실증할 수 있는 자금력과 생태계가 좌우하는 만큼, 경쟁국의 지원을 받은 대체 기술이 예상보다 빠르게 격차를 좁힐 가능성을 경계해야 한다”고 말했다.
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