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[IT뉴스]'SPHBM4' 표준 제정 임박…삼성·SK AI 메모리 새 국면 예고

온카뱅크관리자

2025-12-15 11:27:31

<div id="layerTranslateNotice" style="display:none;"></div> HBM4와 대역폭 동일하면서도 I/O 수는 4분의 1…회로 밀도 줄여 
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 (지디넷코리아=장경윤 기자)반도체 업계가 새로운 HBM(고대역폭메모리) 개발을 구상하고 있다. 해당 제품은 기존 HBM과 동일한 성능을 구현하면서도 설계 난이도 및 제조비용을 대폭 낮춘 것이 특징이다. 실제 상용화 추진 시 삼성전자·SK하이닉스 등 메모리 기업들은 물론, TSMC·엔비디아 등 관련 생태계에 있는 기업 전반이 상당한 영향을 받을 것으로 예상된다.
 15일 업계에 따르면 JEDEC(국제반도체표준협의회)은 새로운 HBM 표준인 'SPHBM4(Standard Package HBM)' 개발의 마무리 단계에 접어들었다.
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 <img alt="SK하이닉스 HBM4 12단 샘플(사진=SK하이닉스)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202512/15/ZDNetKorea/20251215112455922fqfc.png" data-org-width="404" dmcf-mid="YmBpAaztNd" dmcf-mtype="image" height="auto" src="https://img3.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202512/15/ZDNetKorea/20251215112455922fqfc.png" width="658">
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 SK하이닉스 HBM4 12단 샘플(사진=SK하이닉스)
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 I/O 수 줄여도 대역폭 그대로…SPHBM4 개념 등장
 HBM은 여러 개의 D램을 수직으로 적층한 뒤 TSV(실리콘관통전극)를 뚫어 전기적으로 연결한 고성능 메모리다. 이 경우 대역폭을 기존 D램 대비 크게 향상시킬 수 있게 된다.
 대역폭은 초당 얼마나 많은 데이터를 주고받을 수 있는 지를 나타내는 척도다. 데이터 전송 통로인 I/O(입출력단자) 핀 수를 늘리거나, I/O 핀 당 전송속도를 높이는 방법으로 향상시킬 수 있다. 일례로, 6세대 HBM인 HBM4은 데이터 전송 통로인 I/O 핀 수를 기존(1천24개) 대비 2배로(2천48개) 늘리면서 성능을 높였다.
 SPHBM4는 HBM4와 동일한 D램을 채용했다. 그러나 I/O 핀 수를 4:1 비율로 직렬화(Serialization)해, I/O 핀 수를 4분의 1로 줄이면서도 HBM4와 동일한 대역폭을 지원한다는 특징을 가진다.
 직렬화란 여러 개의 I/O 핀에서 동시에 처리되던 데이터를 단일 I/O 핀에서 순차적으로 처리하는 방식을 뜻한다. 4:1 비율의 경우, 기존 4개 I/O 핀에서 처리되던 데이터 양을 1개 I/O 핀이 4번의 처리로 담당하게 된다.
 결과적으로 SPHBM4가 잘 구동되기 위해서는 I/O 핀 당 전송속도를 4배 이상 안정적으로 구현하는 직렬화 인터커넥트 기술이 핵심이 될 것으로 관측된다.
 직렬화 인터커넥트 기술로 HBM용 베이스(로직) 다이를 설계하는 미국 반도체 스타트업 엘리얀(eliyan)도 "몇 개월 내에 SPHBM4 표준이 발표되기를 기대하고 있다"며 SPHBM4에 대한 환영의 뜻을 밝혔다.
 베이스 다이는 메모리의 컨트롤러 기능을 담당하는 다이다. HBM과 GPU 등 시스템반도체를 PHY(물리계층)으로 연결해 데이터를 주고받을 수 있도록 만들어준다. SPHBM4가 도입되면 베이스 다이 역시 새로운 구조로 설계돼야 할 것으로 관측된다.
 SPHBM4 도입 시 제조 난이도·비용 감소 가능
 I/O 핀 수가 512개로 줄어들게 되면, 전체 HBM 패키지에서 가장 큰 변화를 맞이하게 되는 부분은 인터포저다.
 인터포저는 칩과 PCB(인쇄회로기판) 사이에 삽입하는 얇은 기판이다. AI 가속기 내부의 HBM과 로직 칩은 수많은 I/O 핀이 촘촘히 박혀 있어, PCB가 직접 대응하기가 힘들다. 이 때 미세한 배선층(RDL)을 가진 인터포저를 삽입하면 칩과 PCB의 연결을 수월하게 만들어 준다.
 이렇게 HBM과 GPU를 인터포저로 연결하는 기술을 2.5D 패키징이라 부른다. 대만 주요 파운드리인 TSMC가 이 분야에서 독보적인 기술력을 확보하고 있으며, 자체적으로 'CoWoS(칩-온-웨이퍼-온-서브스트레이트)'라는 브랜드명을 붙이고 있다.
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 <img alt="HBM 및 시스템반도체를 결합한 AI 가속기 내부 구조(사진=AMD)" class="thumb_g_article" data-org-src="https://t1.daumcdn.net/news/202512/15/ZDNetKorea/20251215112457177cvav.png" data-org-width="638" dmcf-mid="GsSs2bhDAe" dmcf-mtype="image" height="auto" src="https://img2.daumcdn.net/thumb/R658x0.q70/?fname=https://t1.daumcdn.net/news/202512/15/ZDNetKorea/20251215112457177cvav.png" width="658">
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 HBM 및 시스템반도체를 결합한 AI 가속기 내부 구조(사진=AMD)
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 그간 TSMC는 실리콘 인터포저, 혹은 더 작은 크기의 실리콘 브릿지로 CoWoS 공정을 제조해 왔다. 실리콘 소재가 비싼 편에 속하지만, 배선 밀도를 높일 수 있어 고집적 회로 대응에 유리하기 때문이다.
 반면 SPHBM4는 I/O 핀 수가 적어 기존만큼 고밀도 기판이 필요하지 않아, 유기(Organic) 인터포저만으로도 충분히 대응이 가능하다. 유기 인터포저는 실리콘 대비 배선 밀도가 낮지만, 가격이 저렴하기 때문에 패키지 제조 비용을 낮출 수 있다.
 또한 유기 인터포저는 보다 유연한 설계가 가능해, HBM과 시스템반도체 간 채널 길이를 더 길게 만들 수 있다. 이를 통해 SPHBM을 더 많이 배치해, 결과적으로 총 메모리 용량을 늘릴 수 있다는 게 JEDEC의 설명이다.
 이는 TSMC의 CoWoS 기술의 일종인 'CoWoS-R'의 HBM 도입을 가속화할 것으로 기대된다. CoWoS-R은 실리콘 인터포저 대신 유기 인터포저를 사용하는 개념이다.
 실제 상용화 가능성은 아직 미지수
 다만 SPHBM4가 실제 상용화될 지는 아직 미지수다. JEDEC은 "SPHBM4 표준은 개발 중이거나 개발 후 변경될 수 있으며, JEDEC 이사회에서 승인이 거부될 수도 있다"고 설명했다.
 삼성전자, SK하이닉스 등 국내 반도체 업계에서도 SPHBM4에 대해 공식적으로 언급한 사례는 아직 없는 것으로 파악된다.
 메모리 업계 한 고위 임원은 "SPHBM4 표준 제정은 HBM 기반의 AI 가속기 제조 비용을 줄이기 위한 여러 시도 중 하나로 보인다"며 "다만 현재 빅테크 기업들은 HBM의 속도 및 밀도를 동시에 강화하는 방향을 강하게 밀어부치고 있다"고 말했다.
 장경윤 기자(jkyoon@zdnet.co.kr)
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